Problemi di memoria? Scopri come verificare in fase di progettazione il funzionamento delle memorie veloci

La registrazione completa del Digital Snack con Ivano Tognetti:

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La progettazione di bus di memoria DDR DRAM ad alta velocità può essere stressante, perché il layout del PCB può essere piuttosto complesso e i risultati funzionali non così scontati. Questo per tre ragioni principali: devono essere soddisfatti i requisiti di Input Setup e di Hold Time della DRAM globale; devono essere soddisfatti i requisiti di timing di Setup e Hold per i segnali di Address/Command e infine, la differenza tra DQS e CLK deve allinearsi approssimativamente a ciascuna DRAM.

Il modulo DDR Wizard presente in HyperLynx è uno strumento facile da usare, che consente l’analisi batch su timing e integrità di segnale sulla base degli standard definiti dal protocollo JEDEC DDR.

In questo breve webinar, Ivano Tognetti affronta le procedure di analisi e verifica dei bus DDR tramite strumenti dedicati orientati alla semplificazione delle impostazioni e l’automazione in fase di analisi dei risultati. Nel video si vede inoltre come il modulo DDR Wizard possa agevolare la simulazione e l’analisi accelerando la progettazione di un sistema DDR funzionante per ridurre le prototipazioni PCB e ridurre i tempi di rilascio del progetto.

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ivano tognetti

Il nostro esperto

Il relatore dell’evento è Ivano Tognetti, il super esperto Cadlog sui software EDA per la progettazione elettronica.

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