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Formal Verification

Ottenere risultati esaustivi, riducendo significativamente i rischi

Tecnologie per la verifica formale

Gli strumenti per la verifica formale di Siemens sono integrati con la simulazione e l'emulazione con caratteristiche comuni come la gestione della verifica, i compilatori, i debugger e il supporto di linguaggio per SystemVerilog, Verilog, VHDL, UPF e altri.

Permettono di elaborare soluzioni che astraggono il processo di verifica e gli obiettivi dai motori sottostanti.

Verifica formale vs. simulazione

Qual è la differenza tra la verifica formale e la simulazione funzionale?

La verifica formale è uno stile diverso di verifica che ha sempre lo stesso obiettivo finale: eliminare i bug dal progetto. Una delle grandi differenze tra la verifica formale e quella funzionale è il ruolo che gioca lo strumento usato. La verifica formale utilizza un'analisi statica basata su trasformazioni matematiche per determinare la correttezza del comportamento dell'hardware o del software in contrasto con le tecniche di verifica dinamica come la simulazione.

Nella simulazione, i test case (scenari) sono creati manualmente o da un testbench automatizzato e poi eseguiti su RTL o gate-level design. Dato l'enorme numero di stati, anche nei progetti più piccoli, è possibile simulare solo una percentuale modesta del comportamento relativo ad un progetto. La simulazione è probabilistica; le possibilità di replicare tutti gli scenari che possano rivelare un bug di progettazione sono minime. La verifica formale non esegue il progetto, quindi non richiede test o testbeds, analizza invece staticamente il progetto rispetto a  tutte le possibili sequenze di input e a tutti i possibili valori di stato, controllando che nessuna asserzione possa essere violata. Da un punto di vista teorico, la verifica formale è esaustiva al cento per cento, perché nel momento stesso in cui dimostra che tutte le asserzioni sono “sicure”, definisce che tutti i bug sono stati trovati e risolti.

Formal Verification vs Simulation
Verifica formale vs. simulazione

Software per la Formal Verification

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