Questa CDC
La soluzione di verifica del clock-domain crossing più completa e facile da usare del settore
Questa CDC di Siemens identifica gli errori utilizzando l'analisi strutturale per riconoscere i domini di clock, i sincronizzatori e le strutture a bassa potenza tramite l'Unified Power Format (UPF).
Questa CDC Verification genera asserzioni per la verifica del protocollo insieme a modelli di metastabilità per la verifica della riconvergenza.
Perché scegliere Questa CDC?
Alte performance di analisi
Utilizzando solamente il tuo RTL (e il file UPF), le soluzioni Questa CDC generano e analizzano automaticamente le asserzioni per identificare rapidamente i problemi di clock-domain crossing (CDC).
Generazione e analisi automatizzata delle asserzioni
Utilizzando solo i vostri file RTL e UPF, le soluzioni Questa CDC generano e analizzano automaticamente le asserzioni per identificare rapidamente i problemi di clock-domain crossing (CDC).
Scalabilità e QoR leader del settore
Quando si analizzano progetti da miliardi di gate, minimizzare il "rumore" è fondamentale. Questa CDC è un'analisi completa, gerarchica e “formal based” che cerca, tramite Design Under Test (DUT), gli elementi per un'alta produttività e la minimizzazione del rumore, fornendo contemporaneamente una scalabilità leader nel settore, un'alta qualità dei risultati e consentendo il riutilizzo dell'IP CDC.
Facilità d'installazione e d'uso
Questo CDC supporta il formato Synthesis Design Constraints (SDC) per le impostazioni del dominio dei clock e delle porte, e include un ambiente di scripting TCL con potenti capacità di controllo e reporting. Questa CDC identifica automaticamente i vostri clock e la strategia di distribuzione degli stessi, minimizzando il tempo di configurazione.
White Paper
Le soluzioni di verifica Siemens per FPGA forniscono un set completo di strumenti che funzionano attraverso tutte le famiglie FPGA e le piattaforme di sviluppo. Questa presentazione discute UVM, Formal, Design Solutions, QVIP, Visualizer e Verification Run Manager.
Le problematiche su Clock multi-dominio
I progettisti usano sempre più spesso architetture multi-clock avanzate per soddisfare i requisiti di alte prestazioni e bassa potenza nei chip. Una simulazione RTL o a livello di gate di un progetto che ha domini di clock multipli non è in grado di catturare accuratamente i tempi relativi al trasferimento dei dati tra i domini di clock. Di conseguenza, la simulazione non riporta nel dettaglio il comportamento del silicio e i bug critici possono sfuggire al processo di verifica.
White Paper
In questo articolo, presentiamo un algoritmo per gestire le violazioni CDC come parte della funzione obiettivo per le ottimizzazioni del clock gating sequenziale. Con l'algoritmo proposto, abbiamo ottenuto una media del 22% di risparmio energetico sequenziale - questo è entro il 3% del risparmio energetico ottenuto dal CDC inconsapevole del clock gating sequenziale. In confronto, la soluzione twopass allo stato dell'arte porta a una perdita quasi totale di risparmio energetico.
Utilizzando i vostri file RTL e UPF, le soluzioni Questa CDC generano e analizzano automaticamente le asserzioni per identificare rapidamente i problemi di clock-domain crossing (CDC).
I risultati possono anche essere trasmessi al database principale dei progressi della verifica tramite UCDB. Non è richiesta alcuna conoscenza dei linguaggi di specificazione formale o di proprietà.
La soluzione: Questa CDC Verification
Questa CDC Solutions identifica gli errori che hanno a che fare con il clock-domain crossings -signals (o di gruppi di segnali) che sono generati in un dominio di clock e utilizzati in un altro. Lo fa con l'analisi strutturale e il riconoscimento di domini di clock, delle sincronizzatori e delle strutture a bassa potenza (tramite UPF) e con la generazione di modelli di metastabilità per la verifica della riconvergenza. La tecnologia verifica tutte le potenziali modalità di guasto e presenta all'utente visualizzazioni schematiche e relative forme d'onda. Inoltre, di concerto con la simulazione, questa tecnologia può essere utilizzata per inserire delle instabilità nella simulazione funzionale per verificare che il DUT elabori correttamente i clock asincroni.
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