Static and Formal Analysis FPGA: scarica la presentazione sulle ultime tendenze

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Static and Formal Analysis of your Design

La presentazione di Rachid Laaris prende in esame tutti gli aspetti che oggi influiscono maggiormente sulle prestazioni delle attività di progettazione e verifica in ambito FPGA.

La prima parte del documento affronta la parte di Static Design Checking, prendendo in esame le caratteristiche dell’ambiente di progettazione HDL Deisgner e poi illustrando le varie modalità di Automated Design Rule Checking.

La seconda parte è dedicata alla Sequential Formal Analysis, spiegando caratteristiche, motivazioni ed evoluzione nel tempo della Verifica Formale.

Successivamente vengono descritte le “Formal App”, strumenti dedicati a specifiche sfide della verifica. Ne risulta un documento esaustivo e aggiornato sullo stato dell’arte della Verifica in ambito FPGA.

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