Problemi di memoria? Scopri come verificare in fase di progettazione il funzionamento delle memorie veloci

Digital Snack - 3 dicembre - ore 10 - Durata: 20 minuti

Cadlog Digital Snack - Una pausa di aggiornamento

La progettazione di bus di memoria DDR DRAM ad alta velocità può essere stressante, perché il layout del PCB può essere piuttosto complesso e i risultati funzionali non così scontati. Questo per tre ragioni principali: devono essere soddisfatti i requisiti di Input Setup e di Hold Time della DRAM globale; devono essere soddisfatti i requisiti di timing di Setup e Hold per i segnali di Address/Command e infine, la differenza tra DQS e CLK deve allinearsi approssimativamente a ciascuna DRAM.

Perché questo Digital Snack sulla verifica progettuale delle memorie DDR

In generale, il controllo dei bus DDR è molto impegnativo. La modifica di tensioni e correnti può creare tensioni e correnti parassite nei vicini canali che si traducono in crosstalk non intenzionale. Inoltre, i bus paralleli sono più sensibili a diafonia perché la maggior parte dei segnali sono single-ended. Con problematiche complesse come quelle introdotte dall’Inter Symbol Interference (ISI) e dai crosstalk sul bus DDR, può risultare molto complesso identificare cosa convalidare in primo luogo. Per le DRAM, normalmente sono indicati i requisiti di convalida contemplati nella normativa JEDEC. Tuttavia, questi documenti non sono sempre intuitivi.

Dal punto di vista del Controller, i requisiti di convalida sono in genere più semplici, Tuttavia, spetta sempre al progettista accertare che il documento di specifica e i requisiti sono ben compresi.

I vantaggi di HyperLynx DDR PE e HyperLynx DDRx

Il modulo DDR Wizard, presente in entrambe le configurazioni HyperLynx, è uno strumento facile da usare in che consente l’analisi batch su timing e integrità di segnale sulla base degli standard definiti dal protocollo JEDEC DDR.

La procedura guidata DDR può essere eseguita sia in configurazioni “what-if” in pre-layout sia su schede completamente sbrogliate, convalidando tutti i bit di un bus di memoria, sia per la conformità dell’integrità del segnale sia per i requisiti di temporizzazione tra segnali, automatizzando una complessa serie di operazioni che altrimenti dovrebbero essere condotte manualmente. La comparazione con gli standard JEDEC DDR permette una certificazione automatica dei dati estrapolati dalla simulazione.

La versione Full DDRx può importare la maggior parte dei formati generati dai principali fornitori di sistemi CAD.

Cosa imparerai durante il Digital Snack sulla verifica progettuale delle memorie DDR

Affronteremo insieme le procedure di analisi e verifica dei bus DDR tramite strumenti dedicati orientati alla semplificazione delle impostazioni e l’automazione in fase di analisi dei risultati.

Vedremo come il modulo DDR Wizard possa agevolare la simulazione e l’analisi accelerando la progettazione di un sistema DDR funzionante per ridurre le prototipazioni PCB e ridurre i tempi di rilascio del progetto.

Il Digital Snack si rivolge in particolare ai responsabili della progettazione e dell’R&D di aziende che progettano o realizzano prodotti che prevedono l’impiego di memorie ad alta velocità.

La partecipazione è gratuita. Ti chiediamo solo di prenotare il tuo snack!

Partecipando a questo evento entrerai a far parte della community di progettisti elettronici più avanzata d’Europa e usufruirai degli sconti e dei vantaggi riservati ai membri della community.

ivano tognetti

Il nostro esperto

Il relatore dell’evento sarà Ivano Tognetti, l’esperto Cadlog sui software EDA per la progettazione elettronica, il DFM, l’analisi e la verifica del PCB.

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