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Ultime tendenze nell’Asic Design: la verifica è sempre più un fattore chiave di successo

di Cadlog on 24 Aprile 2019

Il “Functional Verification Study” è un sondaggio condotto periodicamente dal Wilson Research Group, che consente di avere un quadro completo delle tendenze nel design FPGA e ASIC. Ecco i principali risultati dell’ultima edizione (2018) in relazione alle tendenze nella progettazione IC/ASIC. L’analisi di questi risultati può essere molto utile per qualsiasi designer che vuole essere aggiornato e allineato con le tendenze del mercato.

I cambiamenti nelle dimensioni dei progetti IC / ASIC

Una delle tendenze emerse dallo studio di quest’anno è il continuo aumento delle iniziative che operano su progetti con meno di 100mila porte. Il dato è imputabile soprattutto a una serie di progetti riguardanti chip più piccoli di sensori per IoT e dispositivi automobilistici. Possiamo vedere che il numero di iniziative che hanno a che fare con progetti da meno di 500mila porte è aumentato dal 18 percento nel 2014 al 29 percento nel 2018. Il motivo è che questi progetti molto piccoli in genere non applicano tecniche di verifica avanzate. Nel frattempo, l’industria elettronica continua a passare a progetti più grandi: nel 33% dei casi si sta lavorando su progetti con 40 milioni di porte, mentre nel 31% dei casi sta lavorando su progetti con un numero di porte compreso tra 1 e 40 milioni.

Secondo lo studio, l’aumento delle dimensioni del design rappresenta solo una dimensione della crescente complessità dell’attuale scenario. Un driver del settore che ha avuto un impatto sostanziale sulla complessità di progettazione e verifica IC / ASIC è l’emergere di nuovi livelli di requisiti di progettazione – oltre le funzionalità di base – che non esistevano anni fa. Esempi sono i requisiti di clock, i requisiti di sicurezza, e i requisiti associati alle interazioni hardware-software.

Ciò che è cambiato in modo significativo è il movimento molto importante verso la classe dei progetti SoC (System-on-a-Chip). Nel 2004, il 52% dei progetti conteneva uno o più processori embedded. Nel 2018 tale percentuale è salita al ​​66%. Un’altra tendenza interessante è l’aumento del numero dei processi incorporati in un singolo SoC. I progetti di classe SoC aggiungono un nuovo livello di complessità di verifica che non esisteva con i progetti di classi non SoC tradizionali. Inoltre, non è raro trovare blocchi IP nell’ordine di un centinaio o più integrati all’interno dei SoC più avanzati di oggi. Molti di questi blocchi IP hanno i propri requisiti di clock, che spesso implicano nuove sfide per la verifica.

Numero di domini di clock asincroni nei progetti IC/ASIC

Numero di domini di clock asincroni nei progetti IC/ASIC

Una delle maggiori sfide riguardanti la verifica dei problemi con il Clock Domain Crossing (CDC) è che esiste una classe di problemi di metastabilità che non può essere dimostrata nella simulazione su un modello RTL. La simulazione di questi problemi richiede un modello a livello di gate con il timing, che spesso non è disponibile fino alle fasi successive del flusso di progettazione. Tuttavia, sono emersi strumenti di verifica statici di Clock Domain Crossing (CDC), come soluzioni utilizzate per identificare automaticamente i problemi del clock domain direttamente su un modello RTL nelle fasi precedenti del flusso di progettazione.

IC/ASIC Design critico per la sicurezza

Molte iniziative (il 60% circa) stanno implementando funzionalità di sicurezza nei loro progetti IC / ASIC. Esempi di funzionalità di sicurezza includono moduli hardware per la sicurezza (ad esempio, un security controller) progettati per conservare in modo sicuro dati sensibili, come chiavi di crittografia, chiavi DRM, password e dati di riferimento biometrici. Tali funzionalità di sicurezza aggiungono requisiti e complessità al processo di verifica.

Un altro esempio di requisiti crescenti che contribuiscono alla complessità va riferito a progetti critici per la sicurezza. C’è stato un aumento nel numero di progetti IC / ASIC che lavorano sotto uno o più standard o linee guida per processi di sviluppo critici per la sicurezza. Per questi progetti, la seguente tabella mostra la ripartizione specifica per i vari standard.

Standard di sviluppo critici per la sicurezza utilizzati nei progetti IC / ASIC

Standard di sviluppo critici per la sicurezza utilizzati nei progetti IC / ASIC

Tempo necessario per la verifica

Il tempo totale medio di progetto impiegato per la verifica nel 2018 è stato del 53%, un dato che non è cambiato in modo significativo dal 2012, nonostante i progetti siano cresciuti in termini di dimensioni e complessità. Ma una delle maggiori sfide nel design e nella verifica oggi è l’identificazione di soluzioni per aumentare la produttività e controllare l’organico. Il punto è che ci sono, in media, più ingegneri di verifica che lavorano su un progetto rispetto ai progettisti. Il seguente grafico mostra come la situazione è cambiata dal 2007.

Numero medio di ingegneri per progetto IC / ASIC

Numero medio di ingegneri per progetto IC / ASIC

Un altro modo per capire l’impatto delle attuali tendenze nell’impiego di organico all’interno dei progetti, è quello di calcolare il tasso annuo di crescita composto (CAGR) sia per i progettisti che per i tecnici di verifica che lavorano ai progetti. Il CAGR è un valore che rappresenta la crescita percentuale media di una grandezza in un lasso di tempo. Tra il 2007 e il 2014, l’industria ha registrato un CAGR del 3,8% per i progettisti e un CAGR del 12,6% per gli ingegneri di verifica. Alla fine, è stato raggiunto un rapporto uno a uno nella proporzione tra progettisti e tecnici di verifica impegnati nei progetti ASIC. Ma gli ingegneri specialisti nella verifica non sono gli unici soggetti coinvolti nel processo di verifica. Anche i progettisti generici dedicano molto tempo a questo genere di attività. Per loro, il tempo dedicato alla verifica è passato dal 47% nel 2014 al 54% nel 2018.

Andando più in profondità, possiamo vedere dove i tecnici di verifica trascorrono il loro tempo. Lo studio rivela che gli ingegneri addetti alla verifica trascorrono più tempo nel debug rispetto a qualsiasi altra attività, come mostrato di seguito.

In che modo gli ingegneri specializzati nella verifica impiegano il proprio tempo

In che modo gli ingegneri specializzati nella verifica impiegano il proprio tempo

Tendenze relative all’adozione di linguaggi e librerie in ambito IC/ASIC

Il seguente grafico mostra le tendenze aggregate relative all’adozione dei diversi linguaggi utilizzati per creare progetti RTL, in tutti i segmenti di mercato e in tutte le regioni del mondo. Possiamo osservare un continuo interesse per il linguaggio SystemVerilog, per la creazione di RTL. Non è raro che i progetti IC / ASIC utilizzino più linguaggi, durante la costruzione dei loro testbenches. Tale pratica è spesso dovuta al codice legacy e all’IP di verifica acquistato. Per questo motivo la somma deì i risultati nel grafico è superiore al 100 percento.

Linguaggi IC / ASIC utilizzati per i progetti RTL

Linguaggi IC / ASIC utilizzati per i progetti RTL

Se consideriamo le tendenze di adozione dei linguaggi utilizzati per creare i testbenches IC/ASIC, dobbiamo riconoscere che le percentuali di adozione per tutti i linguaggi sono in calo o piatte. Ad ogni modo, l’adozione di SystemVerilog sta ancora saturando o livellando rispetto alla fascia superiore degli anni ’70, dal momento che la maggior parte dei progetti IC / ASIC sono maturi nei loro processi di simulazione per l’IP e la verifica del sottosistema.

Linguaggi IC / ASIC utilizzati per la verifica (testbench)

Linguaggi IC / ASIC utilizzati per la verifica (testbench)

Un altro aspetto interessante è costituito da trend di adozione dei vari linguaggi di asserzione nel settore IC / ASIC. Ancora una volta, SystemVerilog Assertions sembra aver saturato o livellato il mercato. Questa è solo un’ulteriore conferma della maturità del settore, che ha adottato processi standard per la verifica dell’IP e del sottosistema.

Adozione dei linguaggi di asserzione in ambito IC/ASIC

Adozione dei linguaggi di asserzione in ambito IC/ASIC

Tendenze per gli ASIC/IC a bassa tensione

Oggi circa il 71% dei progetti gestisce attivamente l’alimentazione con un’ampia varietà di tecniche, che vanno dal semplice clock-gating ai complessi schemi di gestione dell’alimentazione controllati da ipervisori / OS. Questa tendenza è sostanzialmente invariata rispetto allo studio del 2014. La figura seguente mostra i vari aspetti della gestione dell’alimentazione che i progettisti devono verificare. I dati suggeriscono che molti progetti, dal 2012, sono passati a schemi di gestione dell’alimentazione più complessi, che coinvolgono il controllo del software. Ciò aggiunge un nuovo livello di complessità alle sfide di verifica di un progetto, poiché queste pianificazioni di gestione dell’alimentazione più complesse, spesso richiedono un’emulazione perché la verifica sia completa.

Aspetti del progetto IC/ASIC relativi alla gestione dell'alimentazione che vengono verificati

Aspetti del progetto IC/ASIC relativi alla gestione dell'alimentazione che vengono verificati

Risultati della verifica in ambito ASIC/IC

Inoltre, lo studio ha svelato informazioni sui tempi di completamento della progettazione rispetto ai tempi previsti. Nell’ultimo anno, il 69% dei progetti è stato completato in ritardo, rispetto al 67% del 2012. Il rispetto del programma originariamente pianificato è dunque ancora una sfida, per la maggior parte del settore.
Altre tendenze emerse dai risultati dello studio che vale la pena citare riguardano il numero di spin necessari tra l’inizio di un progetto e la produzione finale. La prossima figura mostra questa tendenza dal 2012 al 2018. I dati suggeriscono che il raggiungimento del successo al primo silicio stia peggiorando, mentre è c’è stato un miglioramento allo stadio del secondo silicio.

Numero di spin richiesti

Numero di spin (cicli di rilavorazione) richiesti

Conclusioni

Come nello studio del 2014, il report si conclude con l’osservazione non intuitiva che quanto più piccolo è il progetto, tanto minore è la probabilità di ottenere il successo al primo silicio. Ciò è probabilmente dovuto al fatto che i progetti più piccoli sono in genere meno maturi nei loro processi di verifica, oltre alla presenza di una maggiore percentuale di analog design.

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