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FPGA Verification: Leonardo sceglie Questa e accelera i tempi di sviluppo

di Paolo Subioli on 7 novembre 2018

Leonardo ha deciso di accelerare i propri cicli di sviluppo degli FPGA, adottando Questa, la soluzione di verifica funzionale di Mentor-Siemens per la progettazione di circuiti integrati (IC). Leonardo è nella top ten delle aziende mondiali nell’ambito della difesa, aerospazio e sicurezza. Il colosso italiano ha utilizzato la soluzione di verifica SystemVerilog di Questa, applicando la metodologia Universal Verification Methodology (UVM) e Questa Verification IP (QVIP) per il progetto, la verifica e la validazione (V&V) di interfacce complesse nell’ambito dell’avionica. Ne è risultata un’accelerazione delle fasi di progetto, V&V e system integration di un prodotto chiave.

L’incorporazione della metodologia UVM, di Questa Verification IP e del Verification Run Manager in un ambiente basato sul software Jenkins ha consentito di ricavare ulteriore valore dal pacchetto, abilitando i progettisti alla ri-verifica automatizzata dei progetti, successiva alle modifiche.

I sistemi radar AESA (active electronically scanned array) contengono una moltitudine di CPU e di FPGA disseminati in vari sottosistemi, con controllo di implementazione degli FPGA, elaborazione numerica dei segnali o digital signal processing (DSP) e funzioni di comunicazione. “Progettare un sistema complesso come questo è un compito arduo, specie si considera la tempistica stringente imposta dai ritmi attuali del mercato”, ha detto Iain Wildgoose, vice president di Engineering, Radar and Advanced Targeting per la divisione Airborne and Space Systems di Leonardo. “Il riuso e la scalabilità consentiti dalla metodologia UVM e da Questa Verification IP, combinati col supporto fornito dai consulenti di Mentor, sono stati le chiavi del successo di questo tipo di progetti”.

A cosa serve Questa Verification IP

Questa Verification IP fornisce una biblioteca di semplice uso di strumenti di verifica per 40 diversi protocolli standard e 1.700 dispositivi di memoria. Questa Verification IP comprende una gamma esaustiva di sequenze di stimoli per i protocolli. L’adozione di questo tool per le interfacce standard ha consentito a Leonardo di concentrarsi sulle proprie specifiche per i progetti aziendali. In particolare, Questa Verification IP e la metodologia UVM hanno permesso di aumentare in modo significativo la copertura in un breve arco temporale.

Con la metodologia UVM di Mentor, si riduce il tempo di creazione di test-bench, così come la interpretazione dei relativi risultati, tramite l’astrazione di questa attività a un livello più alto. Dopo questi successi iniziali, Leonardo ha cominciato ad adottare la metodologia UVM anche ad altri progetti al proprio interno.

“La crescente complessità dei progetti di FPGA richiede soluzioni di verifica riusabili e scalabili, in grado di accelerare lo sviluppo e aumentare la qualità complessiva”, ha detto Ravi Subramanian, vice president e general manager della divisione IC Verification Solutions di Mentor. “La soluzione Questa, in abbinamento con la metodologia UVM  e QVIP, riduce il tempo di sviluppo VIP e di test-bench tramite la generazione automatica di test-bench per i progetti. La nostra soluzione, che è lo stato dell’arte del mercato, consente alle aziende e ai progettisti la facile adozione di queste tecniche e di distribuire i vantaggi in molti progetti diversi.”

Scarica la presentazione di Rachid Laaris su Safety Critical FPGA Flow:

Safety Critical FPGA Flow

Safety Critical FPGA Flow

Sommario della presentazione di Rachid Laaris: Introduction to Safety Standards; Requirements Management and Tracing; Static Design Checking; Equivalence Checking.

Paolo SubioliFPGA Verification: Leonardo sceglie Questa e accelera i tempi di sviluppo

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